01 | 서론
미세 피치 패키징의 도전 과제
반도체 패키징이 Intel Foveros, TSMC CoWoS, HBM 통합과 같은 미세 피치 아키텍처로 진화하면서, 패키지 내부의 물리적 제약이 급격히 축소되고 있습니다.
이러한 아키텍처에서 모세관 언더필(Capillary Underfill)은 실리콘 다이와 기판 사이의 열기계적 응력을 재분배하여 기계적 신뢰성을 향상시키는 중요한 역할을 합니다. 그러나 마이크로범프 피치가 수십 마이크로미터로 감소함에 따라, 언더필 소재가 흐를 수 있는 경로가 점점 더 제한되고 있습니다.
핵심 문제
이러한 조건에서 언더필 내부의 충진재(Filler) 입자 크기 분포(PSD)와 형태(Morphology)는 유동 특성과 보이드 형성 경향에 직접적인 영향을 미치며, 공정 성공 여부를 결정하는 핵심 요소가 됩니다.
미세 피치 패키징의 주요 트렌드
- Intel Foveros: 3D 적층 구조, 마이크로범프 피치 < 50μm
- TSMC CoWoS: Chip-on-Wafer-on-Substrate, 초고밀도 인터커넥트
- HBM (High Bandwidth Memory): 메모리 스택, 극미세 피치 요구
- Fan-out Wafer Level Package (FOWLP): 재배선층(RDL) 미세화
이러한 패키징 기술의 발전은 언더필 소재에 대한 새로운 요구사항을 제시합니다. 특히 Filler 입자 설계는 단순히 열기계적 물성을 조절하는 것을 넘어, 유동성(Flowability)과 충진 완성도(Fill Completion)를 동시에 만족시켜야 합니다.
02 | Filler 설계
입자 크기 분포(PSD)의 중요성
Filler 입자의 크기 분포는 언더필의 유동 저항, 점도 특성, 그리고 최종 충진 품질에 직접적인 영향을 미칩니다.
입자 크기와 유동 제약
미세 피치 구조에서 마이크로범프 간 갭(Gap)이 20-40μm로 좁아지면, Filler 입자가 이 좁은 통로를 통과할 수 있는지 여부가 공정 성공의 핵심이 됩니다. 입자 크기가 갭 대비 너무 크면 브리징(Bridging) 현상이 발생하여 유동이 차단됩니다.
최대 입자 크기 (D₉₀)
미세 피치 구조에서는 D₉₀ 값이 갭의 1/3 이하로 제한되어야 브리징을 방지할 수 있습니다. 예: 30μm 갭 → D₉₀ ≤ 10μm
평균 입자 크기 (D₅₀)
D₅₀는 점도와 열전도도의 균형을 결정합니다. 일반적으로 2-5μm 범위가 미세 피치 애플리케이션에 적합합니다.
입자 분포 폭
좁은 분포(Narrow PSD)는 유동 예측성을 높이지만, 충진 밀도가 낮아질 수 있습니다. 넓은 분포(Broad PSD)는 패킹 밀도를 높이지만 큰 입자로 인한 리스크가 증가합니다.
입자 형태
구형(Spherical) 입자는 유동성이 우수하며 브리징 리스크가 낮습니다. 각진(Angular) 입자는 기계적 물성은 높지만 유동 저항이 증가합니다.
입자 크기 분포 최적화 전략
미세 피치 애플리케이션에서는 바이모달(Bimodal) PSD 접근이 효과적입니다. 작은 입자(1-3μm)는 유동성을 보장하고, 중간 크기 입자(5-8μm)는 기계적 물성과 열전도도를 향상시킵니다.
권장 PSD 범위 (미세 피치용)
D₁₀: 0.5-1.5μm | D₅₀: 2-5μm | D₉₀: 6-10μm
형태: 구형(Spherical), 종횡비(Aspect Ratio) < 1.5
03 | 유동 메커니즘
모세관 유동과 Filler 상호작용
언더필은 모세관 힘에 의해 다이와 기판 사이의 갭으로 흡인됩니다. 이 과정에서 Filler 입자는 유동 저항과 필터링 효과를 발생시킵니다.
모세관 유동 기본 원리
모세관 유동 속도는 Washburn 방정식으로 설명됩니다:
v = (γ · cos θ · r) / (4η · L)
v: 유동 속도 | γ: 표면장력 | θ: 접촉각 | r: 갭 반경 | η: 점도 | L: 유동 거리
Filler가 유동에 미치는 영향
- 점도 증가: Filler 첨가는 언더필 점도를 상승시켜 유동 속도를 감소시킵니다.
- 전단 희석(Shear Thinning): 좋은 언더필은 전단 시 점도가 감소하여 디스펜싱과 유동을 용이하게 합니다.
- 필터링 효과: 큰 Filler 입자가 좁은 갭 입구에 축적되어 유동을 방해하는 현상입니다.
- 브리징: 입자들이 갭에서 서로 엉켜 물리적 장벽을 형성하여 유동을 완전히 차단합니다.
설계 인사이트
미세 피치 구조에서는 Filler 로딩(Loading)을 낮추고(40-55 wt%), 입자 크기를 작게 유지하며(D₉₀ < 갭/3), 구형 입자를 사용하는 것이 유동 성공률을 높입니다.
04 | 보이드 형성
보이드 발생 메커니즘 및 예방 전략
보이드(Void)는 언더필 충진 과정에서 갇힌 공기 또는 미충진 영역으로, 기계적 신뢰성을 크게 저하시킵니다.
보이드 형성의 주요 원인
1. 유동 전선 불균형 (Flow Front Imbalance)
언더필이 다이 주변에서 여러 방향으로 흐를 때, 유동 전선이 다이 중앙에서 만나면서 공기를 가둘 수 있습니다. Filler 입자가 불균등하게 분포하면 이 현상이 악화됩니다.
2. Filler 브리징 및 필터링
큰 Filler 입자가 좁은 갭을 막으면, 일부 영역으로 언더필이 흐르지 못하고 보이드가 남게 됩니다. 특히 다이 중앙부나 모서리에서 발생하기 쉽습니다.
3. 점도 상승 및 경화 시작
충진 중 온도 상승 또는 시간 경과로 인해 언더필 점도가 증가하면, 유동이 느려지거나 멈춰 미충진 영역이 발생합니다.
4. 갇힌 휘발성 물질
언더필 수지에 포함된 저분자량 성분이나 수분이 경화 중 기화하면서 보이드를 형성할 수 있습니다.
보이드 예방 전략
Filler 설계
• 최대 입자 크기 제한 (D₉₀ < 갭/3)
• 구형 입자 사용
• 좁은 PSD로 브리징 방지
점도 최적화
• 낮은 초기 점도 (500-2,000 cP @ 25°C)
• 강한 전단 희석 특성
• 충분한 워크 라이프 (Work Life)
디스펜싱 패턴
• 다이 4변 또는 다점 디스펜싱
• 유동 전선 균형 확보
• 진공 또는 감압 환경 사용
공정 조건
• 낮은 초기 온도 유지 (20-30°C)
• 적절한 예열 프로파일
• 단계적 경화 (2-step cure)
보이드 발생 고위험 구조
• Large die (≥ 15×15mm)
• 초미세 피치 (< 30μm bump pitch)
• 높은 I/O 밀도 (다층 범프 배열)
• 복잡한 다이 형상 (L자형, 컷아웃 포함)
05 | 설계 가이드라인
미세 피치용 Filler 설계 권장사항
실제 현장 경험과 연구 결과를 바탕으로, 미세 피치 FCBGA 언더필을 위한 Filler 설계 가이드라인을 제시합니다.
| 파라미터 | 권장 범위 | 비고 |
|---|---|---|
| Bump Pitch | 20-40μm | 초미세 피치 애플리케이션 |
| Filler D₉₀ | ≤ 10μm | 갭의 1/3 이하 권장 |
| Filler D₅₀ | 2-5μm | 유동성과 물성 균형 |
| Filler D₁₀ | 0.5-1.5μm | 미세 갭 침투를 위한 미세 입자 |
| Filler Loading | 40-55 wt% | 미세 피치에서는 낮은 로딩 권장 |
| 입자 형태 | 구형 (Spherical) | 종횡비 < 1.5 |
| 점도 (25°C) | 500-2,000 cP | 전단 희석 특성 필수 |
| Work Life (25°C) | ≥ 4시간 | 충분한 작업 시간 확보 |
Filler 소재 선택
일반적으로 실리카(SiO₂)가 가장 많이 사용되며, 다음과 같은 장점이 있습니다:
- 우수한 열전도도 개선 효과
- CTE(열팽창계수) 조절 용이
- 화학적 안정성 및 낮은 비용
- 다양한 입자 크기 및 형태 제공
특수 애플리케이션에서는 다음 Filler도 고려됩니다:
- 알루미나(Al₂O₃): 높은 열전도도 요구 시
- 질화붕소(BN): 전기 절연 + 고열전도도
- 구형 실리카: 최고 유동성 요구 시
06 | 산업 동향 및 기술 요구사항
미세 피치 패키징의 진화와 언더필 과제
반도체 패키징 산업은 점점 더 좁아지는 피치로 진화하고 있으며, 이에 따른 언더필 소재의 기술적 요구사항도 급격히 증가하고 있습니다.
글로벌 패키징 기술 트렌드
반도체 산업은 성능 향상과 소형화를 위해 지속적으로 인터커넥트 피치를 줄여왔습니다. 2020년대 초반까지 일반적이었던 40-50μm 피치는 이제 30μm 이하로 축소되고 있으며, 일부 최첨단 애플리케이션에서는 20μm 이하의 초미세 피치가 요구되고 있습니다.
피치 축소 트렌드
2020년: 40-50μm (주류 HBM, 플립칩 패키지)
2023년: 30-40μm (고밀도 플립칩, HBM2E/HBM3)
2025-2026년: 20-30μm (차세대 HBM3E, 3D 적층 구조)
2028년 이후 예상: 15μm 이하 (초고밀도 인터포저, 하이브리드 본딩 연계)
주요 패키징 아키텍처별 요구사항
1. HBM (High Bandwidth Memory)
HBM은 메모리 스택을 수직으로 적층하여 대역폭을 극대화하는 구조로, 현재 가장 빠르게 피치가 축소되는 애플리케이션입니다.
- HBM2E: 피치 40μm, 언더필 D₉₀ ≤ 12-15μm 권장
- HBM3: 피치 30-35μm, 언더필 D₉₀ ≤ 10μm 필수
- HBM3E (차세대): 피치 25μm 이하, 언더필 D₉₀ ≤ 8μm 요구
- 주요 도전 과제: 다층 스택으로 인한 응력 관리, 보이드 없는 완전 충진
2. 3D 적층 플립칩 (Intel Foveros 등)
다이를 수직으로 적층하여 이질적인 칩을 통합하는 3D 패키징 기술은 초미세 피치와 저응력 설계를 동시에 요구합니다.
- 현재 트렌드: 피치 30-40μm, 초저응력(탄성계수 < 4 GPa) 언더필
- 2026년 이후: 피치 20-25μm, 탄성계수 < 3 GPa 목표
- 주요 도전 과제: Filler 로딩 감소로 인한 물성 저하, 복잡한 갭 구조에서의 유동 확보
3. TSMC CoWoS (Chip-on-Wafer-on-Substrate)
초고밀도 인터포저를 사용하는 CoWoS 기술은 대형 다이와 미세 피치를 결합하여 언더필 충진의 난이도를 높입니다.
- 현재 적용: 피치 35-45μm, 대형 다이(> 20×20mm)
- 차세대 CoWoS-S/R: 피치 25-30μm, 다중 칩 통합
- 주요 도전 과제: 대형 다이에서의 워페이지 관리, 긴 유동 거리에서의 점도 제어
4. Fan-Out Wafer Level Package (FOWLP)
재배선층(RDL)을 사용하는 FOWLP는 기판 없이 미세 피치를 구현하며, 얇은 패키지 두께로 인해 워페이지 관리가 중요합니다.
- 현재 트렌드: 피치 40-60μm, 저응력 언더필
- 차세대 eWLB: 피치 30μm 이하, 초박형 패키지(< 0.5mm)
- 주요 도전 과제: 극저 CTE 설계, 워페이지 최소화
Filler 기술 발전 방향
피치가 좁아질수록 Filler 입자 크기와 형태에 대한 요구사항이 더욱 엄격해지고 있습니다. 산업계는 다음과 같은 방향으로 Filler 기술을 발전시키고 있습니다:
나노 Filler 기술
15μm 이하 피치를 위한 D₉₀ < 5μm Filler 개발. 나노 입자(100-500nm)와 서브마이크론 입자(0.5-2μm)의 조합.
구형도 개선
Sol-gel 방법 또는 스프레이 건조를 통한 완벽한 구형 입자 제조. 종횡비 < 1.2 달성으로 유동 저항 최소화.
표면 처리 기술
실란 커플링제 최적화로 Filler-수지 계면 접착력 강화. 낮은 로딩에서도 우수한 기계적 물성 확보.
하이브리드 Filler 시스템
실리카 + 알루미나 + BN 등 다종 Filler 조합. 열전도도, CTE, 탄성계수를 독립적으로 조절.
산업계 공통 과제
피치가 25μm 이하로 축소되면서, 기존 40-50μm 피치용 언더필은 더 이상 적용 불가능해지고 있습니다. 새로운 Filler 설계와 수지 시스템 개발이 시급한 상황입니다. 특히 다음 영역에서 기술적 돌파구가 필요합니다:
- 초미세 Filler 분산 기술: 나노 입자의 응집 방지 및 균일 분산
- 저점도 수지 개발: Filler 로딩 감소에도 신뢰성 확보
- 공정 윈도우 확대: 작업 시간, 온도 범위 개선
- 비용 효율성: 나노 Filler 제조 비용 절감
07 | 결론
핵심 요약 및 권장사항
미세 피치 FCBGA 패키징에서 Filler 설계는 언더필 공정의 성공을 좌우하는 핵심 요소입니다.
핵심 결론
- 입자 크기가 결정적: D₉₀는 반드시 갭의 1/3 이하로 유지해야 브리징을 방지할 수 있습니다.
- 구형 입자가 필수: 미세 피치 구조에서는 입자 형태가 유동성에 미치는 영향이 크며, 구형 입자가 최선의 선택입니다.
- 낮은 Filler 로딩: 40-55 wt% 범위로 로딩을 낮춰야 유동성과 충진 완성도를 확보할 수 있습니다.
- 바이모달 PSD 효과적: 작은 입자로 유동성을 보장하고, 중간 크기 입자로 물성을 확보하는 전략이 유효합니다.
- 공정 통합 필수: Filler 설계만으로는 부족하며, 디스펜싱 패턴, 온도 관리, 경화 프로파일을 종합적으로 최적화해야 합니다.
향후 연구 방향
- 15μm 이하 초미세 피치를 위한 나노 Filler 기술
- AI 기반 PSD 최적화 및 유동 시뮬레이션
- 3D 적층 구조를 위한 차세대 저응력 언더필
- 친환경 Filler 소재 및 수지 시스템 개발
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